注1:如果各位觉得我包含在自己日志里面对您不妥,或者涉及隐私的话,请告知我,我删除。 注2:问题的解答我只列举我自己的想法,不保证可以一直追踪到真正正确的解答,所以请如果有看客的话,解答仅作参考之用,也欢迎大家在blog里留言评论。

EETOP威尼斯人网址发现和回复的问题集锦2011/03/08/03

上一篇 / 下一篇  2011-03-08 21:34:51 / 个人分类:经验集锦

问题:

我有两个62.5M的互为反向的时钟,用verilog怎么合成一个125M的时钟,没有PLL

我的解答:

想了一下,
加几个buffer做delay,控制好这个delay的值,然后和原时钟做运算。
没想出来其他办法,有高手可以share一下想法不?
想了一下,
加几个buffer做delay,控制好这个delay的值,然后和原时钟做运算。
没想出来其他办法,有高手可以share一下想法不?

个人评论:说真的,我感觉我的这个方案不保险,但是这是我能想到的唯一办法了。但愿可以跟踪到有哪位高人的解答。

注1:如果各位觉得我包含在自己日志里面对您不妥,或者涉及隐私的话,请告知我,我删除。

注2:问题的解答我只列举我自己的想法,不保证可以一直追踪到真正正确的解答,所以请如果有看客的话,解答仅作参考之用,也欢迎大家在blog里留言评论。


TAG: PLL pll 时钟生成

 

评分:0

我来说两句

显示全部

:loveliness: :handshake :victory: :funk: :time: :kiss: :call: :hug: :lol :'( :Q :L ;P :$ :P :o :@ :D :( :)

acgoal

acgoal

Ethernet switch ASIC Design,emulation

我的栏目

日历

« 2019-01-17  
  12345
6789101112
13141516171819
20212223242526
2728293031  

数据统计

  • 访问量: 62502
  • 日志数: 24
  • 建立时间: 2010-12-17
  • 更新时间: 2018-11-20

RSS订阅

Open Toolbar
博聚网